一种浮点乘法器的参数化设计

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一种浮点乘法器的参数化设计
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基金项目:上海市科委资助项目;南通大学校科研和校改项目
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Design of a Parameterized Floating Point Multiplier

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为了对Verilog硬件描述语言（Hardware Description Language，HDL）的浮点乘法器知识产权（Intellectual Property，IP）核参数化设计方法进行详细描述，以一种浮点乘法器的参数化设计为例，介绍了其可重配置的三种功能参数，提出了尾数乘法运算采用基4Booth编码器对部分积压缩，然后采用一种将阵列与树混合的结构，对部分积划分成几个子块并行运算，最后结果用超前进位加法器累加输出。该参数化设计实例包括了由IP核的输入参数配置生成的一个单精度浮点乘法运算模块，具有四

Abstract:

Parameterized IP of floating point multiplier design method based on Verilog HDL is discussed in this paper, and three kinds of parameters are picked out. A new design method of muhiplieation operation between two fractions is pointed out, radix 4 Booth a

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蒋华,袁红林,徐晨.一种浮点乘法器的参数化设计[J].太赫兹科学与电子信息学报,2006,4(5):

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