TY - JOUR ID - 10.11805/TKYDA201705.0867 TI - 一种支持高效加法的FPGA嵌入式DSP IP设计 AU - 王 楠 AU - 黄志洪 AU - 杨海钢 AU - 丁 健 VL - 15 IS - 5 PB - SP - 867 EP - 873 PY - JF - 太赫兹科学与电子信息学报 JA - UR - http://www.iaeej.com/xxydzgc/home?file_no=20170531&flag=1 KW - 现场可编程逻辑门阵列(FPGA);嵌入式DSP;加法运算;乘法旁路器;符号位扩展 KW - Field-Programmable Gate Arrays(FPGA);embedded DSP;addition;multiply-bypass circuit;sign extension AB - 提出了一种支持可变位宽高效加法的现场可编程逻辑门阵列(FPGA)嵌入式数字信号处理(DSP)单元知识产权(IP)硬核结构,相比于Altera公司的Stratix-III DSP结构,基于本文提出的优化结构可以更高效地实现加法、乘加以及累加等多种应用。利用软件对不同数据类型和位宽的输入实现数据预处理,减小了硬件资源的开销,并进一步提升了电路性能。同时在DSP结构中加入了乘法旁路器和二级符号位扩展的加法电路,在减小DSP实现面积的同时,支持超高位宽、高速的流水线型加法运算,扩展了DSP的应用范围。采用TSMC 55 nm标准CMOS工艺设计并完成了所提出的DSP IP核的电路实现,可实现包括72位可变位宽加法及36位可变位宽乘法等在内的9种运算模式。 ER -